Copyright © 2020-2021 Shenzhen CDTech Electronics LTD. Tous droits réservés. Plan du site. Propulsé par iwonder.cn
Pour les écrans MIPI DSI personnalisés haute résolution sur terminaux industriels de 10.1 pouces, la stabilité de fonctionnement repose sur un routage différentiel haute vitesse rigoureux : impédance contrôlée de 100 Ω, appariement précis des longueurs entre paires, référence de masse fiable, nombre minimal de vias et absence d’angles droits. Chez CDTech, le respect d’une procédure de contrôle d’intégrité du signal rigoureuse permet de réduire de plus de moitié les défauts d’affichage et les anomalies aléatoires avant même le premier test CEM.
Une liste de contrôle pratique pour le routage MIPI DSI des écrans industriels de 10.1 pouces comprend : une impédance différentielle fixe de 100 Ω, un plan de masse localement continu sous chaque voie, un écart de longueur intra-paire inférieur à 5–10 mils, un décalage entre groupes inférieur à 200 mils et l’interdiction formelle des angles de 90° et des vias inutiles. Sur les cartes CDTech, cette liste de contrôle est obligatoire et non une simple suggestion.
Au quotidien, notre « pré-vol » MIPI DSI ressemble à ceci :
Vérifiez l'empilement et l'impédance auprès du fabricant de circuits imprimés ; ne présumez jamais que leur gabarit correspond à votre conception.
Placez le processeur d'application et le connecteur d'affichage aussi près que possible mécaniquement, généralement dans une longueur de piste de 40 à 60 mm.
Acheminez toutes les paires de données et d'horloge sur les couches internes avec une référence de masse solide ; évitez de croiser les plans de séparation.
Vérifiez les espacements différentiels et la correspondance des longueurs à l'aide du gestionnaire de contraintes de l'outil de CAO, et non à l'œil nu.
Examinez chaque via et chaque coin ; si nous constatons plus de deux changements de couche par paire, nous retravaillons la disposition.
Sur un écran MIPI personnalisé de 10.1 pouces (1920 × 1200 pixels, 60 Hz), nous avons récemment rejeté une première version du schéma qui, bien que conforme aux exigences techniques, présentait un décalage de 400 mils au niveau des longueurs et traversait un plan de masse divisé. Avant la fabrication, nous avons corrigé ces problèmes et les tests en laboratoire ont démontré des diagrammes de l'œil nets à 1.5 Gbit/s sans aucune modification en série.
La bande passante est le facteur invisible qui détermine les règles de routage. Pour un écran de 10.1 pouces (25,7 cm) à 1920 × 1200 pixels, 60 Hz et 24 bits de profondeur de couleur, les calculs DSI de base atteignent rapidement plusieurs Gbit/s par voie. Lors de nos productions, dès qu'une voie dépasse environ 1.0 à 1.5 Gbit/s, même de petites erreurs de routage (vias supplémentaires, décalage, mauvaise mise à la terre) se traduisent par des erreurs de bits et du bruit aléatoire sur les pixels. Chez CDTech, chaque voie est considérée comme une liaison RF critique, et non comme un simple signal numérique.
Du point de vue du routage, une bande passante plus élevée :
Réduit l'écart autorisé entre D+ et D– au sein de la paire ; même un décalage de 10 à 20 ps peut affecter visiblement l'œil.
Les discontinuités d'impédance dues aux vias et aux croisements de plans sont ainsi beaucoup plus coûteuses en termes de réflexions.
Vous oblige à considérer la qualité des FPC et des connecteurs comme faisant partie intégrante de la ligne de transmission, et non plus seulement comme des pièces mécaniques.
Sur un terminal automobile de 10.1 pouces doté de quatre voies de données et d'une voie d'horloge, tous les signaux étaient initialement acheminés sur une couche supérieure avec des plans de référence mixtes. Les tests de visibilité à 2.0 Gbit/s ont révélé une fermeture de l'œil et une augmentation des compteurs d'erreurs. Après avoir déplacé toutes les paires différentielles vers une couche interne avec une masse continue et réduit le nombre de vias, nous avons récupéré plus de 0.2 UI de marge d'œil, sans modifier la dalle ni le processeur.
L'interface MIPI DSI repose sur une impédance différentielle faible, proche de 100 Ω, et un chemin de retour stable afin de maîtriser les réflexions et le bruit. Nous avons mesuré des cartes où les paires d'impédances nominales de 100 Ω dérivent vers 85-90 Ω à proximité des plans de masse ou des jonctions BGA. Ces faibles écarts engendrent des pics de réflexion de 10 à 20 % à des débits supérieurs à 1 Gbit/s. Chez CDTech, nous ne validons un produit que lorsque les diagrammes d'impédance et les plans de masse répondent à nos exigences de haute vitesse.
Deux éléments sont à l'origine de cela :
Définition de l'empilement : Avant le routage, nous fixons la largeur et l'espacement des lignes pour l'impédance cible sur le matériau réel du PCB, et non sur le FR-4 théorique.
Continuité du sol : Nous maintenons une référence au sol ininterrompue directement sous chaque voie DSI ; tout croisement de plans ou de lignes est interdit.
En pratique, nous contrôlons régulièrement l'implantation à l'aide de solveurs de champ ou de calculateurs d'impédance, puis nous vérifions les premiers prototypes par réflectométrie temporelle (TDR). Une carte à 4 couches de 1.6 mm d'épaisseur, avec des références de circuit imprimé inadéquates, ne peut souvent pas atteindre 100 Ω sur les couches internes et externes. Pour les écrans industriels haute résolution, nous privilégions 6 à 8 couches avec au moins deux plans de masse solides, en acceptant le surcoût pour éviter les retouches en fin de production.
L'alignement des longueurs n'est pas une simple formalité ; il influe directement sur la synchronisation et la fermeture des yeux. Au sein de chaque paire D+/D–, nous maintenons systématiquement le décalage à 5–10 mils près, et entre les différentes voies de données, nous veillons à ce que le déphasage soit compris entre 150 et 200 mils pour les conceptions typiques de 10.1 pouces. Tout écart à ces valeurs entraîne des différences de phase entre les voies suffisamment importantes pour perturber l'apprentissage des panneaux, notamment sur les panneaux à synchronisation serrée. CDTech utilise des outils de routage basés sur des contraintes pour garantir le respect de ces limites.
Nous appliquons trois règles :
Priorité à l'intra-paire : la correspondance au sein de chaque paire est plus importante qu'entre les paires ; un déséquilibre au sein d'une paire nuit plus directement à la qualité visuelle.
Déséquilibre entre les voies : Pour un DSI à quatre voies, nous prévoyons un déséquilibre total inférieur à la limite recommandée par le fournisseur du panneau, souvent autour de 100 à 200 mils.
Segments de compensation : Nous utilisons de courts segments serpentins dans les zones à faible bruit pour ajuster les longueurs ; nous évitons les « oscillations » près des connecteurs ou des sorties BGA.
Dans le cadre d'un projet de hub domotique, notre première version a négligé l'appariement entre paires, et la voie 3 s'est retrouvée 400 mil plus courte que la voie 0. L'affichage fonctionnait, mais scintillait à des taux de rafraîchissement élevés et lors de variations de température. Après un ajustement de la longueur et de nouveaux tests, le scintillement a disparu et le taux d'erreur binaire (TEB) est descendu à une valeur proche de zéro.
Pour les paires différentielles MIPI DSI, nous appliquons des règles simples mais strictes : maintenir les paires proches et parallèles, éviter les angles droits, minimiser le nombre de vias et garantir un espacement constant avec les autres signaux. Dans nos schémas, nous utilisons des transitions douces à 45° ou courbes et considérons chaque via supplémentaire comme un poste budgétaire à justifier. CDTech forme ses nouveaux ingénieurs au respect de ces règles avant toute intervention sur un circuit imprimé de 10.1 pouces.
Règles concrètes que nous utilisons :
Pas de coudes à 90° : tous les virages sont à 45° ou présentent des courbes douces afin d'éviter les pics d'impédance et la concentration locale du champ.
Vias minimales : Idéalement, un changement de couche par paire ; si davantage sont nécessaires, elles sont symétriques par rapport à un miroir et proches des vias de masse.
Écartement des agresseurs : Nous suivons une « règle des 3W » pour maintenir les voies MIPI espacées d'au moins trois fois la largeur de la ligne des autres feux rapides.
Pour un terminal industriel, nous avons comparé une implantation « rapidement dessinée » avec de nombreux angles vifs et 5 à 6 vias par voie à une version optimisée respectant ces règles. Les tests de diagramme de l’œil ont montré une amélioration d’environ 15 % de la marge de masque et une réduction significative du jitter dans l’implantation optimisée, sans modification des matériaux ni de l’empilement.
L'empilement des composants est un facteur déterminant pour l'intégrité du signal dans de nombreux projets. Nous avons vu des fabricants d'équipement d'origine (OEM) tenter d'intégrer des circuits MIPI complexes sur des cartes à 4 couches pour réduire les coûts, pour ensuite passer des semaines à peaufiner les terminaisons. CDTech recommande généralement au moins 6 couches pour les écrans industriels haute résolution de 10.1 pouces, en assignant les paires DSI aux couches internes prises en sandwich entre les plans de masse. Ceci rend le routage plus tolérant et les diagrammes de l'œil plus reproductibles d'un lot à l'autre.
Nos stratégies de prédilection :
Routage de couche interne : les voies DSI résident sur des couches internes avec une masse au-dessus et en dessous chaque fois que cela est possible.
Plans de masse dédiés : Nous utilisons un ou deux plans de masse complets sans grandes fentes ni îlots.
Plans d'alimentation séparés : Les alimentations critiques disposent de leurs propres plans bien découplés au lieu de partager des espaces au sol sensibles.
Pour les conceptions basées sur des processeurs mobiles, nous prenons également en compte la complexité des dérivations BGA. Dans un projet utilisant un SoC à grand nombre de broches, nous sommes passés d'une architecture à 6 couches à une architecture à 8 couches, principalement pour simplifier les dérivations et garantir une masse continue suffisante sous toutes les rangées MIPI. Le surcoût était modeste comparé au gain de temps de dépannage réalisé.
Les connecteurs et les circuits imprimés flexibles (FPC) font partie intégrante de la ligne de transmission et ne sont pas des éléments mécaniques distincts. Nous avons constaté que des routages sur carte pourtant bien conçus peuvent engendrer d'importants dépassements et sous-dépassements dès lors qu'un FPC et un connecteur longs et mal conçus sont ajoutés. CDTech considère l'impédance du FPC, les broches de masse et le brochage comme des étapes cruciales de la conception, notamment pour les écrans de 10.1 pouces offrant une résolution supérieure à celle des téléphones.
Points que nous surveillons attentivement :
Affectation des broches du connecteur : Gardez les paires différentielles adjacentes, évitez de « faire passer » les paires à travers les broches d’alimentation et de masse.
Impédance et empilement du FPC : Adapter l’impédance caractéristique du câble à 100 Ω ; les FPC bon marché échouent souvent à ce niveau.
Broches de mise à la terre et blindage : Prévoyez suffisamment de broches de mise à la terre autour des groupes de voies pour stabiliser les retours et réduire le couplage.
Cas de défaillance typique : un client a remplacé notre câble FPC blindé 100 Ω spécifié par un câble générique pour réduire les coûts. La carte a passé avec succès les tests internes, mais des erreurs MIPI sont apparues dans le produit assemblé, notamment lorsque le câble FPC était plié. Une fois le câble d'origine rétabli, les erreurs ont disparu sans aucune modification de la carte.
Dans nos projets MIPI DSI personnalisés, la plupart des problèmes d'affichage ne sont pas dus à des « bugs mystérieux du firmware », mais à de simples problèmes de routage et d'empilage. Une fois que les voies présentent une impédance stable de 100 Ω, une référence de masse correcte et une longueur adaptée, le protocole fonctionne généralement correctement. Chez CDTech, nous insistons sur la mesure des diagrammes de l'œil et du décalage sur les premières versions, plutôt que de supposer que les règles de routage ont été respectées.
La validation ne peut se limiter à un simple fonctionnement. Avant la production en série, nous effectuons au moins trois tests : mesure du diagramme de l’œil aux débits de données cibles, test du taux d’erreur binaire dans des conditions extrêmes de température et de tension, et tests de résistance visuelle tels que l’affichage de motifs à contraste élevé et de changements rapides de fréquence de rafraîchissement. CDTech intègre souvent ces contrôles à son inspection du premier article, même sans demande explicite.
Nous connectons des oscilloscopes à large bande passante ou des analyseurs de protocole à des points de test accessibles et surveillons :
Ouverture des yeux et marges par rapport aux masques de référence.
Gigue et amplitude sous différentes charges du système.
Compteurs d'erreurs signalés par le processeur ou par des testeurs externes.
Lors d'une production en usine, des tests visuels ont révélé des discontinuités d'impédance cachées près du connecteur, invisibles lors de simples tests fonctionnels. La correction de ces points a permis d'éliminer des scintillements de ligne rares mais préoccupants et de réduire les retours sur le terrain.
Le coût et les performances sont toujours en concurrence. Pour les produits d'entrée de gamme, les clients privilégient les cartes à 4 couches pour réduire les coûts ; pour les IHM industrielles haute résolution, ce choix se traduit généralement par des heures de débogage supplémentaires. D'après l'expérience de CDTech, une architecture à 6 couches soigneusement conçue représente le minimum pratique pour les écrans haute résolution de 10.1 pouces avec une interface MIPI DSI robuste, tandis que 8 couches offrent une plus grande marge et facilitent le routage.
Principaux compromis :
Nombre de couches vs. liberté de routage : Moins de couches signifie des voies encombrées et un terrain dégradé ; plus de couches coûtent plus cher mais simplifient l’aménagement.
Qualité des matériaux du PCB vs. débit de données : La mise à niveau vers un meilleur diélectrique peut être moins coûteuse que le surdimensionnement des règles de routage pour le FR-4 marginal.
Règles strictes contre temps d'ingénierie : des systèmes de contraintes robustes mis en place dès le départ permettent d'éviter les vérifications manuelles et les retouches tardives.
Dans le cadre d'un programme de terminaux pour la maison connectée, deux options de cartes électroniques ont été évaluées : une carte économique à 4 couches et une carte optimisée à 6 couches. La version à 6 couches coûtait environ 8 à 10 % plus cher par unité, mais elle éliminait les coûts supplémentaires liés aux tests et aux reprises, réduisant ainsi le coût total du projet.
Les équipes OEM réussissent lorsque les règles de routage sont intégrées au flux de travail plutôt que d'être des corrections de dernière minute. Nous recommandons de formaliser une liste de contrôle MIPI DSI couvrant l'empilement, l'impédance, la continuité de masse, l'appariement des longueurs, les limites des vias, les spécifications des connecteurs et des FPC, ainsi que la validation obligatoire du diagramme de l'œil. Chez CDTech, cette liste de contrôle est intégrée à notre processus de validation des conceptions, garantissant ainsi que chaque écran MIPI personnalisé soit soumis au même filtre rigoureux.
Mesures concrètes à prendre :
Vérifiez l'empilement et l'impédance avec votre fournisseur de circuits imprimés et votre fournisseur de câbles avant le routage.
Utilisez des règles de CAO basées sur des contraintes pour la correspondance des longueurs, l'espacement et le nombre de vias.
Positionnez le processeur et le connecteur de manière à minimiser la longueur des voies et à éviter les zones de bruit important.
Traitez chaque paire différentielle comme un canal RF haut débit avec un routage rigoureux.
Validez les premiers prototypes par des tests visuels et des tests BER, et pas seulement par des démonstrations fonctionnelles.
Les équipes qui adoptent cette approche constatent généralement moins de surprises en fin de processus et un comportement d'affichage plus prévisible dans des environnements industriels et mobiles difficiles.
Le protocole MIPI DSI peut-il fonctionner de manière fiable sur un circuit imprimé à 4 couches pour des écrans haute résolution de 10.1 pouces ?
C’est possible, mais seulement avec un routage très précis et des marges réduites ; pour une utilisation industrielle stable à des débits de données plus élevés, nous privilégions fortement une architecture à 6 couches au moins.
Les pistes courbes sont-elles vraiment meilleures que les angles de 90° pour les paires différentielles ?
Oui, éviter les angles vifs à 90° réduit les discontinuités d'impédance locales et la concentration du champ, améliorant ainsi la qualité de l'image et réduisant les réflexions, notamment à des vitesses multi-Gbps.
Chaque voie MIPI DSI nécessite-t-elle un plan de masse continu dédié ?
Chaque voie a besoin d'un point de référence au sol solide directement en dessous ou au-dessus d'elle ; partager un plan au sol commun bien conçu ne pose pas de problème, mais traverser des espaces ou des coupures dans ce plan ne le fait pas.
Le choix du connecteur et du FPC peut-il à lui seul provoquer des dysfonctionnements aléatoires de l'affichage MIPI DSI ?
Absolument ; une impédance médiocre, une mise à la terre faible ou un mauvais brochage des connecteurs et des FPC peuvent annuler un routage de circuit imprimé par ailleurs correct et se manifester par un scintillement ou un bruit intermittent.
Les constructeurs automobiles doivent-ils se fier uniquement aux tests d'écran fonctionnels pour valider le routage MIPI ?
Non, les tests fonctionnels ne détectent pas les problèmes oculaires mineurs et les tremblements ; combiner les contrôles des diagrammes oculaires et des erreurs d’erreur de mesure avec des modèles visuels est la voie la plus sûre avant la production de masse.
En continuant à utiliser ce site, vous acceptez notre politique de confidentialité et nos conditions générales d'utilisation.